Diskuze: Ako Procesor spracúva Inštrukcie
David Novák:14.8.2015 2:16
1. Frekvence je počet "tiků" hodin za sekundu.. Víš co je to hodinový
signál (clock)?
O čem ty mluvíš je tzv. OPS (Operations per second), přičemž dnes se
měří výkon typicky ve FLOPS (Floating-point operations per second) - počet
operací v plovoucí desetinné čárce za sekundu
2. V moderních CISC procesorech je typicky dekodér, které rozkládá složitější (jejichž vykonávání trvá více než jeden takt) instrukce na jednoduší (které se vykonávají právě jeden takt), které jsou pak prováděny. Velmi zjednodušeně řečeno jsou dnešní CISC procesory vlastně uvnitř RISC.
Zásadní rozdíl mezi CISC a RISC je ten, že u RISC ti instrukce mohou provádět přístup do paměti, kdežto u RISC ne - od toho jsou tam instrukce STORE a LOAD. Příklad v "pseudo" asembleru:
CISC:
ADD [prom1], [prom2]
RISC:
LOAD reg1, [prom1]
LOAD reg2, [prom2]
ADD reg1, reg2
STORE [prom1], reg1Oba kódy dělají to stejné - sečtou obsah prom1 a prom2 a výsledek uloží do prom1. Zápis u CISC by prováděl práci přímo s pamětí - tj. 2 přístupy do RAM, výpočet, přístup do RAM. Přístup RISC umožňuje tuto operaci rozložit - např. nahrát si data do registrů, udělat s nimi x výpočtů a pak je nahrát do paměti..
Obecně zmiňovanou výhodou RISC je jednodušší HW (není třeba implementovat tolik jednotek, které by zvládali vykonávat množství různých instrukcí), nevýhodou je nutnost dobrého kompilátoru. U CISC většinu té práce udělá tzv. front-end (dekodér, branch prediction, ..) Odměnou za složitější procesor je také často vyšší výkon ve specifických úkonech - různé složité instrukce (SSE, AVX, ...) zvyšují při správném využití rychlost výpočtu. I ty jsou ale rozloženy a vykonány jako jednoduché RISC instrukce.
V praxi je to tedy dnes víceméně stejné - jak jsem říkal, CISC procesory jsou vevnitř ve skutečnosti RISC a procesory jsou již tak pokročilé, že si nahrávají data dopředu, mění pořadí vykonávaných instrukcí (jak se jim hodí nejlíp), používají pipeline a spoustu dalších a dalších triků, takže se to nedá jednoduše popsat. Sám si nejsem 100% jistý vším, co jsem napsal, takže doporučuji pročíst nějaké materiály (ale pozor - hodně jich bude neaktuálních), jestli na to máš čas..
+20 Zkušeností
+2,50 Kč
B42P6:14.8.2015 14:14
Ďakujem za odpoveď, ale stále tomu nechápem.
(podľa tohto videa: https://www.youtube.com/watch?…) ak chce procesor (resp.
jeho Radič) zapísať niečo do registra zapne na tomto registri set-wire ,ak
chce niečo získať zapne enable-wire.
Čiže nato aby spracoval inštrukciu LOAD (hoci aj v RISC procesore) musí
spraviť viac krokov (napr. spustiť set-wire na registri kde bude uložené
číslo ktoré chce načíťat, požiadať RAM o číslo na určitej
adrese(táto inštrukcia by mala viac krokov (výpočet adresy,ďalšie
set/enable atd.)), vypnúť set-wire na registri kde sa číslo uložilo).Čiže
hoci aj na jednoduchú inštrukciu LOAD treba mnoho signálov(výpočet,
set/enable atd.) Dúfam ,že ma chápete. 
PS: máš tam preklep "že u RISC ti instrukce mohou provádět přístup do paměti, kdežto u RISC ne"
David Novák:14.8.2015 14:49
Tohle je ukázka VELMI jednoduchécho 8-bit CPU (které by dokázal každý
slušný ajťák navrhnout).. 
To s dnešními procesory již moc společného nemá..
Jinak během taktu typicky procesor udělá hodně věcí zaráz - klidně přečte x různých dat z paměti. Je to ovšem dosti složité a nedokážu ti detailně popsat, jak to funguje..
Zkus někde pohledat na internetu.. Docela dobrá stránka je například toto: http://www.realworldtech.com/
Jinak můžeš vyzkoušet přímo návrh čipu ve VHDL nebo Verilogu.
Existují tzv. FPGA čipy, které ti umožní naprogramovat jakékoliv obvody -
můžeš si tak klidně vyzkoušet navrhnout vlastní, jednoduchý CPU. To by ti
určitě mohlo pomoct k pochopení principu
Koupit si nějakou developer board ani není tolik drahé..
B42P6:14.8.2015 18:32
Teraz tomu chápem tak nejako ako ty (podľa opcodu vytvorí formát podobný
ako VLIW). Ak dobre chápem čo Fetch-Decode-Execute cyklus je tak tento cyklus
len utvrdzuje tento názor (Delenie inštrukcie na formát ktorý obsahuje
signály).Podľa mňa existujú aj takéto architektúry: pri Decode časti sa
inštrukcie dekóduju (podľa wiki je za to zodpovedný tzv.Instruction Decoder)
do VLIW, alebo iného podobného formátu, potom je inštrukcia prenesená do
radiča (Execute časť) a ten vyšle signály kde treba), taktiež si myslím
že jeden takt sa spracuje zvyčajne spracuje celý Fetch-Decode-Execute cyklus
(môže zabrať aj viac taktov podľa toho z kadiaľ sa dáta berú pri Fetch
cykle (Napr. ako si spomenul vyššie ak potrebuje niečo z RAM, celý procesor
(resp. Jadro ktoré inštrukciu vykonáva) čaká až kým všetko čo potrebuje
na správne spracovanie inštrukcie má). Tak nejako si to predstavujem ja.(S
ohľadom nato že neriešim pipeling a podobné veci).
Na wiki to majú pekné popísane(celý Fetch-Decode-Exectue cyklus, článok:
https://en.wikipedia.org/…cessing_unit, chápem že v
dnešných CPU sa vyžívajú rôzne techniky na vykonanie, ale myslím si že
sú odvodené od Fetch-Decode-Execute )
Zobrazeno 8 zpráv z 8.